Cadence Design Systems, Inc. stellt mit dem Cadence® UltraLink™ D2D PHY IP einen Hochleistungs-PHY mit geringer Latenz für Die-to-Die-Verbindungen vor, der speziell für KI/ML, 5G, Cloud-Computing und Netzwerktechnik entwickelt wurde. Das UltraLink D2D PHY IP ist eine Schlüsseltechnologie für Chiplet- und System-in-Package (SIP) Anwendungen, mit der System-on-Chip (SoC)-Anbieter mehr kundenspezifische Lösungen mit höherer Leistung und besserer Ausbeute liefern können. Gleichzeitig lassen sich die Entwicklungszyklen verkürzen und die Kosten durch eine umfassendere IP-Wiederverwendung reduzieren.
Das neue UltraLink D2D PHY IP von Cadence bietet eine NRZ serielle Schnittstelle mit einer Bandbreite von bis zu 40 Gbps pro Leitung, und ermöglicht dadurch eine unidirektionale Bandbreite bis zu 1 Tbps/mm. Das IP beinhaltet eine „built-in de-skew and scrambling/de-scrambling“ Logik für eine vereinfachte Systemintegration. Seine geringe Leitungsanzahl von 28 Datenleitungen für 1Tbps Bandbreite ermöglicht eine einfachere Verdrahtung und kann die Package-Kosten entsprechend reduzieren. Alternative Lösungen hingegen können 30 Prozent oder mehr Leitungen erfordern. Im Gegensatz zu bestehenden Die-to-Die Lösungen mit geringerer Bandweite, die einen Silizium-Interposer benötigen um dieselbe Bandbreite zu erreichen, bietet das UltraLink D2D PHY IP deutliche Kostenvorteile durch die Unterstützung von Multi-Chip-Modulen auf organischen Substraten. Das IP zeichnet sich durch eine Latenz von nur 5 Nanosekunden für einen Umlauf vom Empfänger zum Sender und zurück aus, und nutzt eine „non-return-to-zero“ (NRZ)-Standardcodierung und erreicht damit eine „bit error rate“ BER von mindestens 10-15 und bedarf keiner Vorwärtsfehlerkorrektur (forward error correorrection- FEC). Das UltraLink D2D PHY IP hat sich bereits in einem fortschrittlichen 7nm FinFET-Halbleiterprozess bewährt.
