Eine Publikation der Swissprofessionalmedia AG
PDF download
Kostenlose Analyse der Test-Coverage in OrCAD Capture : Ausgabe 01-02/2017, 26.01.2017

Schnelle Tests und weniger Änderungen

Mit einer kostenlosen App lässt sich in der Leiterplatten-Entwurfssoftware OrCAD Capture in wenigen Minuten die Test-Coverage der Schaltung anzeigen. Die App kommt von XJTAG, einem Anbieter von Boundary-Scan-Hard- und Software-Tools. Mit dieser frühzeitigen Information über die Testbarkeit ist ein Design For Test deutlich vereinfacht und die Anzahl nachträglicher Änderungen geringer als bisher.

Bilder: Flowcad

Viele Kontakte von integrierten Schaltkreisen, wie z.B. bei Ball Grid Arrays (BGA), sind nicht mit Testnadeln zu erreichen, da sich die Anschlüsse unter dem Bauteil befinden und zum Teil nur auf Innenlagen in der Leiterplatte verlegt werden. Diese Verbindungen können nur über JTAG- oder Funktionstests geprüft werden. Viele Designrichtlinien erfordern aber ein Testen aller solcher Leitungen. Bei unerreichbaren Signalen muss ein Entwickler oder der PCB-Layouter entscheiden, ob er zusätzliche Testpunkte vergibt oder auf einen Test verzichtet. Dabei sollte die Anzahl der Testpunkte auf Leiterplatten möglichst gering gehalten werden, um die Zuverlässigkeit zu erhöhen und Platz zu sparen.

Report dauert nur wenige Minuten

Den XJTAG DFT Assistant für OrCAD Capture kann man auf www.flowcad.ch downloaden und als App in OrCAD Capture installieren. Anschliessend ist es dem Entwickler in nur wenigen Minuten möglich, einen Report über die Test-Coverage für seinen Schaltplan zu erzeugen. Mit diesem grafischen Report kann der Entwickler sehen, welche Netze später in der Fertigung über Boundary-Scan-Testverfahren erreicht werden können. Alle verbleibenden Netze sind in dem Report als ungetestet markiert. Hier kann der Entwickler jetzt festlegen, an welchen Netzen er einen Testpunkt vorgibt oder welche Netze ungetestet bleiben sollen.

Diese frühzeitige Information ist sehr wertvoll, da fehlende oder zu viele Testpunkte ein häufiger Grund für ein Re-Design oder kostspielige ECOs (engineering change orders) sind. Der Entwickler erstellt kein komplettes Testprogramm, sondern nutzt lediglich die automatischen Funktionen der App, um die mit JTAG nicht zu testenden Netze zu finden. Wenn erst in der Fertigung festgestellt würde, dass sich ein wichtiges Netz z.B. nur auf einer Innenlage oder unter Komponenten geroutet ist, dann erfordert es ein Re-Design des Layouts, um zusätzliche Durchkontaktierungen und ausgesparte Testflächen im Schutzlack einzufügen.

Die App setzt keine speziellen Kenntnisse voraus

Testpunkte verschlechtern die elektrischen Eigenschaften eines Designs, wenn diese als Stubs oder Vias vom Netz abgeführt werden und so die Signalintegrität und elektromagnetische Verträglichkeit (EMV) negativ beeinflussen. Jeder ungenutzte oder überflüssige Testpunkt benötigt Platz auf der Leiterplattenoberfläche und Abstände zu Bauteilen, damit die Testnadeln den Testpunkt erreichen können. Aber Platz ist kostbar, wenn es um die Miniaturisierung von elektrischen Schaltungen geht. Die App setzt keine speziellen Kenntnisse der Entwickler über Boundary-Scan-Testverfahren voraus. Nach dem Erzeugen einer Netzliste werden zuerst allen ICs in der Schaltung die frei verfügbaren Boundary-Scan-Informationen in Form von BSDL-Dateien und die benutzten Versorgungspins zugeordnet. Danach kann die App ohne weitere Einstellungen des Nutzers automatisch eine Scan Chain aufbauen und einen Bericht über die Test-Coverage erzeugen. Wenn die Zuordnungen einmal erfolgt sind, ist ein Update für eine neue Netzliste innert Sekunden verfügbar.

XJTAG Chain Checker analysiert die Netzliste

Die App bietet neben der Test-Coverage noch weitere nützliche Informationen für den Entwickler. Der XJTAG Chain Checker identifiziert allgemeine Fehler im Aufbau bzw. der Beschaltung von JTAG-Ketten, so z.B. falsch angeschlossene oder falsch terminierte TAPs (Test Access Ports). Das ist ein weiterer Design Rule Check für den JTAG-Bus im Schaltplan. Die App unterstützt den Entwickler mit «best practices»-Hinweisen zu Design For Test (DFT). Nach nur vier einfachen Schritten kann der XJTAG Chain Checker in der OrCAD App die Netzliste analysieren und eine routbare Scan Chain generieren. Diese spezielle DFT-Funktion prüft auch, ob alle TAP-Signale richtig terminiert sind. Der Chain Checker identifiziert potenzielle Fehler und Warnungen für JTAG Chains. Dabei werden auch falsche Kontaktierungen der JTAG Test Access Points (TAP) entgegen der BSDL-Dateien einer JTAG kompatiblen Komponente erkannt. Falsche Terminierungen werden als Warnungen ausgegeben und bei Compliance Pins wird erkannt, wenn sie fälschlicherweise nicht «floating» oder statt auf z.B. High auf Low terminiert wurden.

XJTAG Access Viewer stellt Ergebnisse farbig dar

Die XJTAG DFT Assistant App erkennt über den gesamten Schaltplan, welche Signale für einen JTAG-Test zugänglich sind. Die Ergebnisse werden als farblich eingefärbte Netze im Schaltplan angezeigt. Der Anwender kann wahlweise zwischen folgenden Kategorien von Netzen wählen: Lesen, Schreiben, Stromversorgung/Masse und Netze ohne JTAG-Zugriff im Schaltplan. Die Test-Coverage ist übersichtlich dargestellt und das Ein- und Ausblenden im Schaltplan ist einfach zu dokumentieren. Schnell lässt sich erkennen, wo die Test-Coverage unzureichend ist und noch bearbeitet werden muss.

Die XJTAG DFT Assistant Software ist in OrCAD Capture 17.2-2016 QIR 2 ohne Zusatzkosten enthalten. Anwender der Version 17.2 oder höher können die Software ab sofort von www.flowcad.ch herunterladen. Die Softwareschnittstelle erlaubt die frühzeitige Entdeckung und Behebung von Schaltungsfehlern auf Designebene, bevor die Hardware produziert wird. 

Infoservice

FlowCAD Schweiz AG
Hintermättlistrasse 1, 5506 Mägenwil
Tel. 056 485 91 91, Fax 056 485 91 95
info@flowcad.ch, www.flowcad.ch



Die kostenlose App bietet neben der Test-Coverage auch noch weitere nützliche Informationen für den Entwickler oder PCB-Layouter


Anzeige der mit JTAG testbaren und ungetesteten Netze

Spezifikationen

  • in OrCAD Capture (ab Version 17.2) als App integriert
  • einfaches Aufsetzen der Leiterplatte für eine JTAG DFT-Analyse
  • automatischer Netzlistenimport aus OrCAD Capture
  • enthält JTAG Access Viewer zur Anzeige der testbaren Netze im Schaltplan
  • Analyse der XJTAG-Chain-Check-Ergebnisse mit Fehler-/Warning-Report
  • Kategorisieren von logischen und passiven Bauteilen für eine maximale Scan Chain
  • Export von Projekten zur Entwicklung der Fertigungstests

FlowCAD im swissT.net

Sektion 19: Embedded Computing

Sektion 32: Engineering in der Automation