Nehmen wir beispielsweise die Designziele für Smartphones. Die Geräte wurden so schnell von den Verbrauchern akzeptiert, dass nun sogar ein Markt für Smartphone-Einsteigermodelle entsteht. Für weniger als 100 Dollar sind sie nicht mit all den Highend-Funktionen der Top-Smartphones ausgestattet, bieten aber immer noch eine gewisse Leistungsfähigkeit, um gängige Funktionen zu unterstützen. Viele der frühen Low-Cost-Smartphones basieren auf Single-Core-Prozessoren. Neuere Designs zielen auf Multicore ab - ob sie nun auf eine reine App-Verarbeitung, Basisband-Verarbeitung oder auf eine Kombination aus beiden ausgerichtet sind. Gute Midrange-Multicore-Performance ist erwünscht - aber die hohen Stückzahlen und die Mobiltelefon-Funktion machen niedrige Kosten und einen geringen Energieverbrauch zu wichtigen Designzielen.
Einsteiger-Smartphones sind ideale Beispiele für das Abwägen von Funktionen - allerdings sind sie nicht die einzigen Geräte, die eine flächen- und energieeffiziente Midrange-Multicore-Performance benötigen. Höhere Bandbreiten, mehr Mobilität und neue Anwendungen sorgen auch bei SoCs für SSD-Controller, Residential Gateways und Infotainment-Elektronik in Fahrzeugen für höhere Performance-Anforderungen, die ein Multicore-Design erfordern. Selbst wenn diese Anwendungen nicht unbedingt höchste Performance verlangen, benötigen sie immer noch gute Midrange-Funktionalität. Die richtige Mischung aus Energieverbrauch und Leistungsfähigkeit zu finden, erweist sich oft schwieriger als etwas zu entwickeln, das sich rein an der Performance orientiert - vorausgesetzt die Designbeschränkungen werden eingehalten.
Wir sind stolz auf unsere interAptiv-Familie von Multi-Threaded Multiprozessor-CPUs. Denn sie bieten effiziente Midrange-Multicore-Performance, die in einer Reihe von Embedded-Lösungen benötigt wird, und sind zugleich kosten- und energieeffizient. Diese Prozessoren eignen sich für die zuvor genannten Anwendungen als auch für andere, ähnliche Bereiche. Bei den interAptiv-Cores ergibt sich diese Effizienz vor allem durch das Multi-Threading, das seine Vorzüge in parallelen Anwendungen ausspielt, bei denen Pipeline-Blockierungen durch lange Speicherzugriffe auftreten können. Mit interAptiv-Cores können Designs höchste Leistungsfähigkeit pro Flächeneinheit und Stromverbrauch erzielen.
Wird der Multicore-Support von interAptiv mit hinzugezogen, ergibt sich eine hochskalierbare und leistungsstarke Multiprocessing-Plattform.
Eine der wichtigsten Verbesserungen der interAptiv-Cores gegenüber MIPS früherer Generation von Multi-Threaded Cores ist die Multicore-Performance. Wie erwähnt, werden immer mehr Midrange-Designs für Multicore ausgelegt. Stellt man also sicher, dass der Block, der die Cores miteinander verbindet, eine hohe Leistungsfähigkeit bietet, hat man gewonnen. Der interAptiv-Core basiert auf MIPS Coherence-Manager (CM) der zweiten Generation - dieser ermöglicht mit integriertem L2-Cache und weiteren Verbesserungen wesentlich kürzere Latenzzeiten und einen besseren Systemdurchsatz.
Auch das Power-Management der interAptiv-Cores hat Verbesserungen erfahren. Die neuen Cores bieten eine intelligente Auswahl im L1 ICACHE. Möglich sind nun auch 32-Bit-Zugriffe auf den L1 DCACHE und DSPRAMs, und man kann den Core-Takt bei ausstehenden Bus-Anfragen abschalten. Dazu kommen die anderen Power-Management-Funktionen unserer früheren Multi-Threaded Multicore-Generation, wie z.B. Cluster Level Power Control, das ein Spannungs- und Takt-Gating pro Core bereitstellt.
Für Entwickler, die an SoCs für Anwendungen arbeiten, deren Zuverlässigkeit sehr hoch sein muss, bietet der interAptiv-Core einen Fehlerkorrektur-Code (ECC) für die L1-DCACHE- und DSPRAM-Speicher. Dies ist vor allem in Massenspeicher- und Fahrerassistenz-Systemen von Vorteil, wo die Datenintegrität eine höhere Priorität als in anderen Anwendungen hat.
Die Abwägung zwischen Performance und Leistungs-/Kosteneffizienz lässt sich also nicht vollständig umgehen. Es gibt leider keine Sofortlösung, aber mit den interAptiv-Cores vereinfacht sich der Mittelungsprozess erheblich.